Martin Roth | bf6b83a | 2015-10-11 10:37:02 +0200 | [diff] [blame] | 1 | /* |
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| 10 | * |
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Martin Roth | bf6b83a | 2015-10-11 10:37:02 +0200 | [diff] [blame] | 15 | */ |
| 16 | |
| 17 | #ifndef MAINBOARD_GPIO_H |
| 18 | #define MAINBOARD_GPIO_H |
| 19 | |
| 20 | #include "southbridge/intel/fsp_bd82x6x/gpio.h" |
| 21 | |
| 22 | const struct pch_gpio_set1 pch_gpio_set1_mode = { |
| 23 | .gpio0 = GPIO_MODE_GPIO, /* SINAI */ |
| 24 | .gpio1 = GPIO_MODE_GPIO, /* SMC_SMI */ |
| 25 | .gpio2 = GPIO_MODE_GPIO, /* PIRQE# */ |
| 26 | .gpio3 = GPIO_MODE_GPIO, /* PIRQF# */ |
| 27 | .gpio4 = GPIO_MODE_GPIO, /* PIRQG# */ |
| 28 | .gpio5 = GPIO_MODE_GPIO, /* PIRQH# */ |
| 29 | .gpio6 = GPIO_MODE_GPIO, /* DGPU_HPD_INTR*/ |
| 30 | .gpio7 = GPIO_MODE_GPIO, /* SMC_SCI# */ |
| 31 | .gpio8 = GPIO_MODE_NONE, /* NOT USED */ |
| 32 | .gpio9 = GPIO_MODE_NATIVE, /* USB OC10-11*/ |
| 33 | .gpio10 = GPIO_MODE_NATIVE, /* USB OC12-13 */ |
| 34 | .gpio11 = GPIO_MODE_GPIO, /* SMB_ALERT*/ |
| 35 | .gpio12 = GPIO_MODE_NATIVE, /* LAN DISABLE */ |
| 36 | .gpio13 = GPIO_MODE_NATIVE, /* HDA_DOCK_RST */ |
| 37 | .gpio14 = GPIO_MODE_GPIO, /* SMC_WAKE */ |
| 38 | .gpio15 = GPIO_MODE_GPIO, /* HOST ALERT */ |
| 39 | .gpio16 = GPIO_MODE_NATIVE, /* SATA4GP */ |
| 40 | .gpio17 = GPIO_MODE_GPIO, /* DGPU POWEROK */ |
| 41 | .gpio18 = GPIO_MODE_NATIVE, /* PCIECLKRQ1# */ |
| 42 | .gpio19 = GPIO_MODE_NATIVE, /* BBS0 */ |
| 43 | .gpio20 = GPIO_MODE_NATIVE, /* CIECLKRQ2# */ |
| 44 | .gpio21 = GPIO_MODE_NATIVE, /* SATA0GP */ |
| 45 | .gpio22 = GPIO_MODE_GPIO, /* BIOS Recovery */ |
| 46 | .gpio23 = GPIO_MODE_NATIVE, /* LDRQ1 */ |
| 47 | .gpio24 = GPIO_MODE_NONE, /* HOST ALERT */ |
| 48 | .gpio25 = GPIO_MODE_NATIVE, /* PCIECLKRQ3# */ |
| 49 | .gpio26 = GPIO_MODE_NATIVE, /* PCIECLKRQ4# */ |
| 50 | .gpio27 = GPIO_MODE_GPIO, /* SATA0 PWR EN */ |
| 51 | .gpio28 = GPIO_MODE_GPIO, /* PLL ODVR */ |
| 52 | .gpio29 = GPIO_MODE_GPIO, /* SLP_LAN# */ |
| 53 | .gpio30 = GPIO_MODE_NATIVE, /* SUS_WARN# */ |
| 54 | .gpio31 = GPIO_MODE_NATIVE, /* ACPRESENT */ |
| 55 | }; |
| 56 | |
| 57 | const struct pch_gpio_set1 pch_gpio_set1_direction = { |
| 58 | .gpio0 = GPIO_DIR_INPUT, |
| 59 | .gpio1 = GPIO_DIR_INPUT, |
| 60 | .gpio2 = GPIO_DIR_INPUT, |
| 61 | .gpio3 = GPIO_DIR_INPUT, |
| 62 | .gpio4 = GPIO_DIR_INPUT, |
| 63 | .gpio5 = GPIO_DIR_INPUT, |
| 64 | .gpio6 = GPIO_DIR_INPUT, |
| 65 | .gpio7 = GPIO_DIR_INPUT, |
| 66 | .gpio8 = GPIO_DIR_OUTPUT, |
| 67 | .gpio9 = GPIO_DIR_INPUT, |
| 68 | .gpio10 = GPIO_DIR_INPUT, |
| 69 | .gpio11 = GPIO_DIR_INPUT, |
| 70 | .gpio12 = GPIO_DIR_OUTPUT, |
| 71 | .gpio13 = GPIO_DIR_OUTPUT, |
| 72 | .gpio14 = GPIO_DIR_INPUT, |
| 73 | .gpio15 = GPIO_DIR_INPUT, |
| 74 | .gpio16 = GPIO_DIR_INPUT, |
| 75 | .gpio17 = GPIO_DIR_INPUT, |
| 76 | .gpio18 = GPIO_DIR_INPUT, |
| 77 | .gpio19 = GPIO_DIR_INPUT, |
| 78 | .gpio20 = GPIO_DIR_INPUT, |
| 79 | .gpio21 = GPIO_DIR_INPUT, |
| 80 | .gpio22 = GPIO_DIR_INPUT, |
| 81 | .gpio23 = GPIO_DIR_INPUT, |
| 82 | .gpio24 = GPIO_DIR_OUTPUT, |
| 83 | .gpio25 = GPIO_DIR_INPUT, |
| 84 | .gpio26 = GPIO_DIR_INPUT, |
| 85 | .gpio27 = GPIO_DIR_OUTPUT, |
| 86 | .gpio28 = GPIO_DIR_OUTPUT, |
| 87 | .gpio29 = GPIO_DIR_OUTPUT, |
| 88 | .gpio30 = GPIO_DIR_OUTPUT, |
| 89 | .gpio31 = GPIO_DIR_INPUT, |
| 90 | }; |
| 91 | |
| 92 | const struct pch_gpio_set1 pch_gpio_set1_level = { |
| 93 | .gpio0 = GPIO_LEVEL_LOW, |
| 94 | .gpio1 = GPIO_LEVEL_HIGH, |
| 95 | .gpio2 = GPIO_LEVEL_HIGH, |
| 96 | .gpio3 = GPIO_LEVEL_HIGH, |
| 97 | .gpio4 = GPIO_LEVEL_LOW, |
| 98 | .gpio5 = GPIO_LEVEL_LOW, |
| 99 | .gpio6 = GPIO_LEVEL_HIGH, |
| 100 | .gpio7 = GPIO_LEVEL_HIGH, |
| 101 | .gpio8 = GPIO_LEVEL_HIGH, |
| 102 | .gpio9 = GPIO_LEVEL_HIGH, |
| 103 | .gpio10 = GPIO_LEVEL_HIGH, |
| 104 | .gpio11 = GPIO_LEVEL_HIGH, |
| 105 | .gpio12 = GPIO_LEVEL_HIGH, |
| 106 | .gpio13 = GPIO_LEVEL_LOW, |
| 107 | .gpio14 = GPIO_LEVEL_HIGH, |
| 108 | .gpio15 = GPIO_LEVEL_HIGH, |
| 109 | .gpio16 = GPIO_LEVEL_LOW, |
| 110 | .gpio17 = GPIO_LEVEL_LOW, |
| 111 | .gpio18 = GPIO_LEVEL_HIGH, |
| 112 | .gpio19 = GPIO_LEVEL_HIGH, |
| 113 | .gpio20 = GPIO_LEVEL_HIGH, |
| 114 | .gpio21 = GPIO_LEVEL_LOW, |
| 115 | .gpio22 = GPIO_LEVEL_HIGH, |
| 116 | .gpio23 = GPIO_LEVEL_HIGH, |
| 117 | .gpio24 = GPIO_LEVEL_LOW, |
| 118 | .gpio25 = GPIO_LEVEL_HIGH, |
| 119 | .gpio26 = GPIO_LEVEL_HIGH, |
| 120 | .gpio27 = GPIO_LEVEL_LOW, |
| 121 | .gpio28 = GPIO_LEVEL_LOW, |
| 122 | .gpio29 = GPIO_LEVEL_HIGH, |
| 123 | .gpio30 = GPIO_LEVEL_HIGH, |
| 124 | .gpio31 = GPIO_LEVEL_HIGH, |
| 125 | }; |
| 126 | |
| 127 | const struct pch_gpio_set1 pch_gpio_set1_invert = { |
| 128 | .gpio1 = GPIO_INVERT, |
| 129 | .gpio3 = GPIO_INVERT, |
| 130 | .gpio7 = GPIO_INVERT, |
| 131 | .gpio14 = GPIO_INVERT, |
| 132 | .gpio15 = GPIO_INVERT, |
| 133 | }; |
| 134 | |
| 135 | const struct pch_gpio_set2 pch_gpio_set2_mode = { |
| 136 | .gpio32 = GPIO_MODE_NATIVE, /* SIO CLKREQ */ |
| 137 | .gpio33 = GPIO_MODE_NATIVE, /* DOCK ENABLE*/ |
| 138 | .gpio34 = GPIO_MODE_GPIO, /* STP PCI LED */ |
| 139 | .gpio35 = GPIO_MODE_NATIVE, /* SATA POWER EN */ |
| 140 | .gpio36 = GPIO_MODE_NATIVE, /* SATA2 PRESENT DET */ |
| 141 | .gpio37 = GPIO_MODE_NONE, /* NOT USED */ |
| 142 | .gpio38 = GPIO_MODE_GPIO, /* MFG MODE */ |
| 143 | .gpio39 = GPIO_MODE_GPIO, /* GP39 GFX CRB DET */ |
| 144 | .gpio40 = GPIO_MODE_NATIVE, /* USB OC 2-3 */ |
| 145 | .gpio41 = GPIO_MODE_NATIVE, /* USB OC 4-5 */ |
| 146 | .gpio42 = GPIO_MODE_NATIVE, /* USB OC 6-7 */ |
| 147 | .gpio43 = GPIO_MODE_NATIVE, /* USB OC 8-9 */ |
| 148 | .gpio44 = GPIO_MODE_NATIVE, /* PCI SLOT5 CLKREQ5 */ |
| 149 | .gpio45 = GPIO_MODE_NATIVE, /* LAN CLKREQ6 */ |
| 150 | .gpio46 = GPIO_MODE_GPIO, /* PCI SLOT5 CLKREQ5 */ |
| 151 | .gpio47 = GPIO_MODE_NATIVE, /* PEG CLKREQ7 */ |
| 152 | .gpio48 = GPIO_MODE_GPIO, /* SV_ADVANCE_GP48 */ |
| 153 | .gpio49 = GPIO_MODE_GPIO, /* CRIT_TEMP */ |
| 154 | .gpio50 = GPIO_MODE_GPIO, /* DGPU RESET */ |
| 155 | .gpio51 = GPIO_MODE_NONE, /* NOT USED */ |
| 156 | .gpio52 = GPIO_MODE_GPIO, /* DGPU SEL */ |
| 157 | .gpio53 = GPIO_MODE_GPIO, /* DGPU PWM SEL */ |
| 158 | .gpio54 = GPIO_MODE_GPIO, /* DGPU PWM EN */ |
| 159 | .gpio55 = GPIO_MODE_NONE, /* NOT USED */ |
| 160 | .gpio56 = GPIO_MODE_NATIVE, /* NOT USED */ |
| 161 | .gpio57 = GPIO_MODE_NATIVE, /* GP57_SV_DETECT */ |
| 162 | .gpio58 = GPIO_MODE_NATIVE, /* SML1CLK_PCH */ |
| 163 | .gpio59 = GPIO_MODE_NATIVE, /* USB OC 0-1 */ |
| 164 | .gpio60 = GPIO_MODE_GPIO, /* DDR RST CTRL */ |
| 165 | .gpio61 = GPIO_MODE_NATIVE, /* LPC SUSTAT */ |
| 166 | .gpio62 = GPIO_MODE_NATIVE, /* LPC SUSCLK */ |
| 167 | .gpio63 = GPIO_MODE_NATIVE, /* SLP S5*/ |
| 168 | |
| 169 | }; |
| 170 | |
| 171 | const struct pch_gpio_set2 pch_gpio_set2_direction = { |
| 172 | .gpio32 = GPIO_DIR_INPUT, |
| 173 | .gpio33 = GPIO_DIR_OUTPUT, |
| 174 | .gpio34 = GPIO_DIR_OUTPUT, |
| 175 | .gpio35 = GPIO_DIR_OUTPUT, |
| 176 | .gpio36 = GPIO_DIR_INPUT, |
| 177 | .gpio37 = GPIO_DIR_OUTPUT, |
| 178 | .gpio38 = GPIO_DIR_INPUT, |
| 179 | .gpio39 = GPIO_DIR_INPUT, |
| 180 | .gpio40 = GPIO_DIR_INPUT, |
| 181 | .gpio41 = GPIO_DIR_INPUT, |
| 182 | .gpio42 = GPIO_DIR_INPUT, |
| 183 | .gpio43 = GPIO_DIR_INPUT, |
| 184 | .gpio44 = GPIO_DIR_INPUT, |
| 185 | .gpio45 = GPIO_DIR_INPUT, |
| 186 | .gpio46 = GPIO_DIR_OUTPUT, |
| 187 | .gpio47 = GPIO_DIR_INPUT, |
| 188 | .gpio48 = GPIO_DIR_INPUT, |
| 189 | .gpio49 = GPIO_DIR_INPUT, |
| 190 | .gpio50 = GPIO_DIR_OUTPUT, |
| 191 | .gpio51 = GPIO_DIR_OUTPUT, |
| 192 | .gpio52 = GPIO_DIR_OUTPUT, |
| 193 | .gpio53 = GPIO_DIR_OUTPUT, |
| 194 | .gpio54 = GPIO_DIR_OUTPUT, |
| 195 | .gpio55 = GPIO_DIR_OUTPUT, |
| 196 | .gpio56 = GPIO_DIR_INPUT, |
| 197 | .gpio57 = GPIO_DIR_INPUT, |
| 198 | .gpio58 = GPIO_DIR_INPUT, |
| 199 | .gpio59 = GPIO_DIR_INPUT, |
| 200 | .gpio60 = GPIO_DIR_OUTPUT, |
| 201 | .gpio61 = GPIO_DIR_OUTPUT, |
| 202 | .gpio62 = GPIO_DIR_OUTPUT, |
| 203 | .gpio63 = GPIO_DIR_OUTPUT, |
| 204 | }; |
| 205 | |
| 206 | const struct pch_gpio_set2 pch_gpio_set2_level = { |
| 207 | .gpio32 = GPIO_LEVEL_HIGH, |
| 208 | .gpio33 = GPIO_LEVEL_HIGH, |
| 209 | .gpio34 = GPIO_LEVEL_LOW, |
| 210 | .gpio35 = GPIO_LEVEL_LOW, |
| 211 | .gpio36 = GPIO_LEVEL_HIGH, |
| 212 | .gpio37 = GPIO_LEVEL_LOW, |
| 213 | .gpio38 = GPIO_LEVEL_HIGH, |
| 214 | .gpio39 = GPIO_LEVEL_LOW, |
| 215 | .gpio40 = GPIO_LEVEL_HIGH, |
| 216 | .gpio41 = GPIO_LEVEL_HIGH, |
| 217 | .gpio42 = GPIO_LEVEL_HIGH, |
| 218 | .gpio43 = GPIO_LEVEL_HIGH, |
| 219 | .gpio44 = GPIO_LEVEL_HIGH, |
| 220 | .gpio45 = GPIO_LEVEL_HIGH, |
| 221 | .gpio46 = GPIO_LEVEL_HIGH, |
| 222 | .gpio47 = GPIO_LEVEL_LOW, |
| 223 | .gpio48 = GPIO_LEVEL_HIGH, |
| 224 | .gpio49 = GPIO_LEVEL_HIGH, |
| 225 | .gpio50 = GPIO_LEVEL_HIGH, |
| 226 | .gpio51 = GPIO_LEVEL_HIGH, |
| 227 | .gpio52 = GPIO_LEVEL_HIGH, |
| 228 | .gpio53 = GPIO_LEVEL_HIGH, |
| 229 | .gpio54 = GPIO_LEVEL_HIGH, |
| 230 | .gpio55 = GPIO_LEVEL_LOW, |
| 231 | .gpio56 = GPIO_LEVEL_HIGH, |
| 232 | .gpio57 = GPIO_LEVEL_LOW, |
| 233 | .gpio58 = GPIO_LEVEL_HIGH, |
| 234 | .gpio59 = GPIO_LEVEL_HIGH, |
| 235 | .gpio60 = GPIO_LEVEL_HIGH, |
| 236 | .gpio61 = GPIO_LEVEL_HIGH, |
| 237 | .gpio62 = GPIO_LEVEL_HIGH, |
| 238 | .gpio63 = GPIO_LEVEL_HIGH, |
| 239 | }; |
| 240 | |
| 241 | const struct pch_gpio_set3 pch_gpio_set3_mode = { |
| 242 | .gpio64 = GPIO_MODE_NATIVE, /* CLK_FLEX0 */ |
| 243 | .gpio65 = GPIO_MODE_NATIVE, /* NOT USED / CLK_FLEX1 */ |
| 244 | .gpio66 = GPIO_MODE_GPIO, /* CLK_FLEX2 */ |
| 245 | .gpio67 = GPIO_MODE_GPIO, /* GPU PRSNT */ |
| 246 | .gpio68 = GPIO_MODE_GPIO, /* SATA PORT2 PWR EN*/ |
| 247 | .gpio69 = GPIO_MODE_GPIO, /* TESTMODE */ |
| 248 | .gpio70 = GPIO_MODE_NATIVE, /* USB3 SLOT 2DET */ |
| 249 | .gpio71 = GPIO_MODE_NATIVE, /* USB3 SLOT 1 DET */ |
| 250 | .gpio72 = GPIO_MODE_NATIVE, /* BATLOW# */ |
| 251 | .gpio73 = GPIO_MODE_NATIVE, /* PCIECLKRQ0#*/ |
| 252 | .gpio74 = GPIO_MODE_NATIVE, /* SML1ALERT# /PCHHOT# */ |
| 253 | .gpio75 = GPIO_MODE_NATIVE, /* SML1DATA */ |
| 254 | }; |
| 255 | |
| 256 | const struct pch_gpio_set3 pch_gpio_set3_direction = { |
| 257 | .gpio64 = GPIO_DIR_OUTPUT, |
| 258 | .gpio65 = GPIO_DIR_OUTPUT, |
| 259 | .gpio66 = GPIO_DIR_OUTPUT, |
| 260 | .gpio67 = GPIO_DIR_INPUT, |
| 261 | .gpio68 = GPIO_DIR_OUTPUT, |
| 262 | .gpio69 = GPIO_DIR_INPUT, |
| 263 | .gpio70 = GPIO_DIR_INPUT, |
| 264 | .gpio71 = GPIO_DIR_INPUT, |
| 265 | .gpio72 = GPIO_DIR_INPUT, |
| 266 | .gpio73 = GPIO_DIR_INPUT, |
| 267 | .gpio74 = GPIO_DIR_INPUT, |
| 268 | .gpio75 = GPIO_DIR_INPUT, |
| 269 | }; |
| 270 | |
| 271 | const struct pch_gpio_set3 pch_gpio_set3_level = { |
| 272 | .gpio64 = GPIO_LEVEL_HIGH, |
| 273 | .gpio65 = GPIO_LEVEL_HIGH, |
| 274 | .gpio66 = GPIO_LEVEL_LOW, |
| 275 | .gpio67 = GPIO_LEVEL_HIGH, |
| 276 | .gpio68 = GPIO_LEVEL_HIGH, |
| 277 | .gpio69 = GPIO_LEVEL_HIGH, |
| 278 | .gpio70 = GPIO_LEVEL_HIGH, |
| 279 | .gpio71 = GPIO_LEVEL_HIGH, |
| 280 | .gpio72 = GPIO_LEVEL_HIGH, |
| 281 | .gpio73 = GPIO_LEVEL_HIGH, |
| 282 | .gpio74 = GPIO_LEVEL_HIGH, |
| 283 | .gpio75 = GPIO_LEVEL_HIGH, |
| 284 | }; |
| 285 | |
| 286 | const struct pch_gpio_map gpio_map = { |
| 287 | .set1 = { |
| 288 | .mode = &pch_gpio_set1_mode, |
| 289 | .direction = &pch_gpio_set1_direction, |
| 290 | .level = &pch_gpio_set1_level, |
| 291 | .invert = &pch_gpio_set1_invert, |
| 292 | }, |
| 293 | .set2 = { |
| 294 | .mode = &pch_gpio_set2_mode, |
| 295 | .direction = &pch_gpio_set2_direction, |
| 296 | .level = &pch_gpio_set2_level, |
| 297 | }, |
| 298 | .set3 = { |
| 299 | .mode = &pch_gpio_set3_mode, |
| 300 | .direction = &pch_gpio_set3_direction, |
| 301 | .level = &pch_gpio_set3_level, |
| 302 | }, |
| 303 | }; |
| 304 | #endif |