soc/intel/baytrail/Kconfig: Remove empty line at top file
[coreboot.git] / src / northbridge / amd / lx / northbridge.c
1 /*
2  * This file is part of the coreboot project.
3  *
4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
5  *
6  * This program is free software; you can redistribute it and/or modify
7  * it under the terms of the GNU General Public License as published by
8  * the Free Software Foundation; either version 2 of the License, or
9  * (at your option) any later version.
10  *
11  * This program is distributed in the hope that it will be useful,
12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
14  * GNU General Public License for more details.
15  *
16  * You should have received a copy of the GNU General Public License
17  * along with this program; if not, write to the Free Software
18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
19  */
20
21 #include <console/console.h>
22 #include <arch/io.h>
23 #include <stdint.h>
24 #include <device/device.h>
25 #include <device/pci.h>
26 #include <device/pci_ids.h>
27 #include <stdlib.h>
28 #include <string.h>
29 #include <cpu/cpu.h>
30 #include <cpu/amd/lxdef.h>
31 #include <cpu/x86/msr.h>
32 #include <cpu/x86/cache.h>
33 #include <cpu/amd/vr.h>
34 #include <cpu/cpu.h>
35 #include "northbridge.h"
36 #include "../../../southbridge/amd/cs5536/cs5536.h"
37
38
39 /* here is programming for the various MSRs.*/
40 #define IM_QWAIT 0x100000
41
42 #define DMCF_WRITE_SERIALIZE_REQUEST (2<<12) /* 2 outstanding */        /* in high */
43 #define DMCF_SERIAL_LOAD_MISSES  (2)    /* enabled */
44
45 /* these are the 8-bit attributes for controlling RCONF registers */
46 #define CACHE_DISABLE (1<<0)
47 #define WRITE_ALLOCATE (1<<1)
48 #define WRITE_PROTECT (1<<2)
49 #define WRITE_THROUGH (1<<3)
50 #define WRITE_COMBINE (1<<4)
51 #define WRITE_SERIALIZE (1<<5)
52
53 /* ram has none of this stuff */
54 #define RAM_PROPERTIES (0)
55 #define DEVICE_PROPERTIES (WRITE_SERIALIZE|CACHE_DISABLE)
56 #define ROM_PROPERTIES (WRITE_SERIALIZE|WRITE_PROTECT|CACHE_DISABLE)
57 #define MSR_WS_CD_DEFAULT (0x21212121)
58
59 /* 1810-1817 give you 8 registers with which to program protection regions */
60 /* the are region configuration range registers, or RRCF */
61 /* in msr terms, the are a straight base, top address assign, since they are 4k aligned. */
62 /* so no left-shift needed for top or base */
63 #define RRCF_LOW(base,properties) (base|(1<<8)|properties)
64 #define RRCF_LOW_CD(base)       RRCF_LOW(base, CACHE_DISABLE)
65
66 /* build initializer for P2D MSR */
67 #define P2D_BM(msr, pdid1, bizarro, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pbase>>24), .lo=(pbase<<8)|pmask}}
68 #define P2D_BMO(msr, pdid1, bizarro, poffset, pbase, pmask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pbase>>24), .lo=(pbase<<8)|pmask}}
69 #define P2D_R(msr, pdid1, bizarro, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(pmax>>12), .lo=(pmax<<20)|pmin}}
70 #define P2D_RO(msr, pdid1, bizarro, poffset, pmax, pmin) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(poffset<<8)|(pmax>>12), .lo=(pmax<<20)|pmin}}
71 #define P2D_SC(msr, pdid1, bizarro, wen, ren,pscbase) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(wen), .lo=(ren<<16)|(pscbase>>18)}}
72 #define IOD_BM(msr, pdid1, bizarro, ibase, imask) {msr, {.hi=(pdid1<<29)|(bizarro<<28)|(ibase>>12), .lo=(ibase<<20)|imask}}
73 #define IOD_SC(msr, pdid1, bizarro, en, wen, ren, ibase) {msr, {.hi=(pdid1<<29)|(bizarro<<28), .lo=(en<<24)|(wen<<21)|(ren<<20)|(ibase<<3)}}
74
75 void print_conf(void);
76 void graphics_init(void);
77 void do_vsmbios(void);
78
79 struct msr_defaults {
80         int msr_no;
81         msr_t msr;
82 } msr_defaults[] = {
83         {
84                 0x1700, {
85         .hi = 0,.lo = IM_QWAIT}}, {
86                 0x1800, {
87         .hi = DMCF_WRITE_SERIALIZE_REQUEST,.lo =
88                             DMCF_SERIAL_LOAD_MISSES}},
89             /* 1808 will be done down below, so we have to do 180a->1817 (well, 1813 really) */
90             /* for 180a, for now, we assume VSM will configure it */
91             /* 180b is left at reset value,a0000-bffff is non-cacheable */
92             /* 180c, c0000-dffff is set to write serialize and non-cachable */
93             /* oops, 180c will be set by cpu bug handling in cpubug.c */
94             //{0x180c, {.hi = MSR_WS_CD_DEFAULT, .lo = MSR_WS_CD_DEFAULT}},
95             /* 180d is left at default, e0000-fffff is non-cached */
96             /* we will assume 180e, the ssm region configuration, is left at default or set by VSM */
97             /* we will not set 0x180f, the DMM,yet */
98             //{0x1810, {.hi=0xee7ff000, .lo=RRCF_LOW(0xee000000, WRITE_COMBINE|CACHE_DISABLE)}},
99             //{0x1811, {.hi = 0xefffb000, .lo = RRCF_LOW_CD(0xefff8000)}},
100             //{0x1812, {.hi = 0xefff7000, .lo = RRCF_LOW_CD(0xefff4000)}},
101             //{0x1813, {.hi = 0xefff3000, .lo = RRCF_LOW_CD(0xefff0000)}},
102             /* now for GLPCI routing */
103             /* GLIU0 */
104             P2D_BM(MSR_GLIU0_BASE1, 0x1, 0x0, 0x0, 0xfff80),
105             P2D_BM(MSR_GLIU0_BASE2, 0x1, 0x0, 0x80000, 0xfffe0),
106             P2D_SC(MSR_GLIU0_SHADOW, 0x1, 0x0, 0x0, 0xff03, 0xC0000),
107             /* GLIU1 */
108             P2D_BM(MSR_GLIU1_BASE1, 0x1, 0x0, 0x0, 0xfff80),
109             P2D_BM(MSR_GLIU1_BASE2, 0x1, 0x0, 0x80000, 0xfffe0),
110             P2D_SC(MSR_GLIU1_SHADOW, 0x1, 0x0, 0x0, 0xff03, 0xC0000), {
111         0}
112 };
113
114 /* Print the platform configuration - do before PCI init or it will not
115  * work right.
116  */
117 void print_conf(void)
118 {
119 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL >= BIOS_ERR
120         int i;
121         unsigned long iol;
122         msr_t msr;
123
124         int cpu_msr_defs[] = { CPU_BC_L2_CONF, CPU_IM_CONFIG, CPU_DM_CONFIG0,
125                 CPU_RCONF_DEFAULT, CPU_RCONF_BYPASS, CPU_RCONF_A0_BF,
126                 CPU_RCONF_C0_DF, CPU_RCONF_E0_FF, CPU_RCONF_SMM, CPU_RCONF_DMM,
127                 GLCP_DELAY_CONTROLS, GL_END
128         };
129
130         int gliu0_msr_defs[] = { MSR_GLIU0_BASE1, MSR_GLIU0_BASE2,
131                 MSR_GLIU0_BASE4, MSR_GLIU0_BASE5, MSR_GLIU0_BASE6,
132                 GLIU0_P2D_BMO_0, GLIU0_P2D_BMO_1, MSR_GLIU0_SYSMEM,
133                 GLIU0_P2D_RO_0, GLIU0_P2D_RO_1, GLIU0_P2D_RO_2,
134                 MSR_GLIU0_SHADOW, GLIU0_IOD_BM_0, GLIU0_IOD_BM_1,
135                 GLIU0_IOD_BM_2, GLIU0_IOD_SC_0, GLIU0_IOD_SC_1, GLIU0_IOD_SC_2,
136                 GLIU0_IOD_SC_3, GLIU0_IOD_SC_4, GLIU0_IOD_SC_5,
137                 GLIU0_GLD_MSR_COH, GL_END
138         };
139
140         int gliu1_msr_defs[] = { MSR_GLIU1_BASE1, MSR_GLIU1_BASE2,
141                 MSR_GLIU1_BASE3, MSR_GLIU1_BASE4, MSR_GLIU1_BASE5,
142                 MSR_GLIU1_BASE6, MSR_GLIU1_BASE7, MSR_GLIU1_BASE8,
143                 MSR_GLIU1_BASE9, MSR_GLIU1_BASE10, GLIU1_P2D_R_0,
144                 GLIU1_P2D_R_1, GLIU1_P2D_R_2, GLIU1_P2D_R_3, MSR_GLIU1_SHADOW,
145                 GLIU1_IOD_BM_0, GLIU1_IOD_BM_1, GLIU1_IOD_BM_2, GLIU1_IOD_SC_0,
146                 GLIU1_IOD_SC_1, GLIU1_IOD_SC_2, GLIU1_IOD_SC_3,
147                 GLIU1_GLD_MSR_COH, GL_END
148         };
149
150         int rconf_msr[] = { CPU_RCONF0, CPU_RCONF1, CPU_RCONF2, CPU_RCONF3,
151                 CPU_RCONF4, CPU_RCONF5, CPU_RCONF6, CPU_RCONF7, GL_END
152         };
153
154         int cs5536_msr[] = { MDD_LBAR_GPIO, MDD_LBAR_FLSH0, MDD_LBAR_FLSH1,
155                 MDD_LEG_IO, MDD_PIN_OPT, MDD_IRQM_ZLOW, MDD_IRQM_ZHIGH,
156                 MDD_IRQM_PRIM, GL_END
157         };
158
159         int pci_msr[] = { GLPCI_CTRL, GLPCI_ARB, GLPCI_REN, GLPCI_A0_BF,
160                 GLPCI_C0_DF, GLPCI_E0_FF, GLPCI_RC0, GLPCI_RC1, GLPCI_RC2,
161                 GLPCI_RC3, GLPCI_ExtMSR, GLPCI_SPARE, GL_END
162         };
163
164         int dma_msr[] = { MDD_DMA_MAP, MDD_DMA_SHAD1, MDD_DMA_SHAD2,
165                 MDD_DMA_SHAD3, MDD_DMA_SHAD4, MDD_DMA_SHAD5, MDD_DMA_SHAD6,
166                 MDD_DMA_SHAD7, MDD_DMA_SHAD8, MDD_DMA_SHAD9, GL_END
167         };
168
169         printk(BIOS_DEBUG, "---------- CPU ------------\n");
170
171         for (i = 0; cpu_msr_defs[i] != GL_END; i++) {
172                 msr = rdmsr(cpu_msr_defs[i]);
173                 printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n",
174                              cpu_msr_defs[i], msr.hi, msr.lo);
175         }
176
177         printk(BIOS_DEBUG, "---------- GLIU 0 ------------\n");
178
179         for (i = 0; gliu0_msr_defs[i] != GL_END; i++) {
180                 msr = rdmsr(gliu0_msr_defs[i]);
181                 printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n",
182                              gliu0_msr_defs[i], msr.hi, msr.lo);
183         }
184
185         printk(BIOS_DEBUG, "---------- GLIU 1 ------------\n");
186
187         for (i = 0; gliu1_msr_defs[i] != GL_END; i++) {
188                 msr = rdmsr(gliu1_msr_defs[i]);
189                 printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n",
190                              gliu1_msr_defs[i], msr.hi, msr.lo);
191         }
192
193         printk(BIOS_DEBUG, "---------- RCONF ------------\n");
194
195         for (i = 0; rconf_msr[i] != GL_END; i++) {
196                 msr = rdmsr(rconf_msr[i]);
197                 printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", rconf_msr[i],
198                              msr.hi, msr.lo);
199         }
200
201         printk(BIOS_DEBUG, "---------- VARIA ------------\n");
202         msr = rdmsr(0x51300010);
203         printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", 0x51300010, msr.hi,
204                      msr.lo);
205
206         msr = rdmsr(0x51400015);
207         printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", 0x51400015, msr.hi,
208                      msr.lo);
209
210         printk(BIOS_DEBUG, "---------- DIVIL IRQ ------------\n");
211         msr = rdmsr(MDD_IRQM_YLOW);
212         printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_YLOW, msr.hi,
213                      msr.lo);
214         msr = rdmsr(MDD_IRQM_YHIGH);
215         printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_YHIGH,
216                      msr.hi, msr.lo);
217         msr = rdmsr(MDD_IRQM_ZLOW);
218         printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_ZLOW, msr.hi,
219                      msr.lo);
220         msr = rdmsr(MDD_IRQM_ZHIGH);
221         printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_ZHIGH,
222                      msr.hi, msr.lo);
223
224         printk(BIOS_DEBUG, "---------- PCI ------------\n");
225
226         for (i = 0; pci_msr[i] != GL_END; i++) {
227                 msr = rdmsr(pci_msr[i]);
228                 printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", pci_msr[i],
229                              msr.hi, msr.lo);
230         }
231
232         printk(BIOS_DEBUG, "---------- LPC/UART DMA ------------\n");
233
234         for (i = 0; dma_msr[i] != GL_END; i++) {
235                 msr = rdmsr(dma_msr[i]);
236                 printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", dma_msr[i],
237                              msr.hi, msr.lo);
238         }
239
240         printk(BIOS_DEBUG, "---------- CS5536 ------------\n");
241
242         for (i = 0; cs5536_msr[i] != GL_END; i++) {
243                 msr = rdmsr(cs5536_msr[i]);
244                 printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", cs5536_msr[i],
245                              msr.hi, msr.lo);
246         }
247
248         iol = inl(GPIO_IO_BASE + GPIOL_INPUT_ENABLE);
249         printk(BIOS_DEBUG, "IOR 0x%08X is now 0x%08lX\n",
250                      GPIO_IO_BASE + GPIOL_INPUT_ENABLE, iol);
251         iol = inl(GPIOL_EVENTS_ENABLE);
252         printk(BIOS_DEBUG, "IOR 0x%08X is now 0x%08lX\n",
253                      GPIO_IO_BASE + GPIOL_EVENTS_ENABLE, iol);
254         iol = inl(GPIOL_INPUT_INVERT_ENABLE);
255         printk(BIOS_DEBUG, "IOR 0x%08X is now 0x%08lX\n",
256                      GPIO_IO_BASE + GPIOL_INPUT_INVERT_ENABLE, iol);
257         iol = inl(GPIO_MAPPER_X);
258         printk(BIOS_DEBUG, "IOR 0x%08X is now 0x%08lX\n", GPIO_IO_BASE + GPIO_MAPPER_X,
259                      iol);
260 #endif                          //CONFIG_DEFAULT_CONSOLE_LOGLEVEL >= BIOS_ERR
261 }
262
263 /* todo: add a resource record. We don't do this here because this may be called when
264   * very little of the platform is actually working.
265   */
266 int sizeram(void)
267 {
268         msr_t msr;
269         int sizem = 0;
270         unsigned short dimm;
271
272         /* Get the RAM size from the memory controller as calculated and set by auto_size_dimm() */
273         msr = rdmsr(MC_CF07_DATA);
274         printk(BIOS_DEBUG, "sizeram: _MSR MC_CF07_DATA: %08x:%08x\n", msr.hi, msr.lo);
275
276         /* dimm 0 */
277         dimm = msr.hi;
278         /* installed? */
279         if ((dimm & 7) != 7) {
280                 sizem = 4 << ((dimm >> 12) & 0x0F); /* 1:8MB, 2:16MB, 3:32MB, 4:64MB, ... 7:512MB, 8:1GB */
281         }
282
283         /* dimm 1 */
284         dimm = msr.hi >> 16;
285         /* installed? */
286         if ((dimm & 7) != 7) {
287                 sizem += 4 << ((dimm >> 12) & 0x0F); /* 1:8MB, 2:16MB, 3:32MB, 4:64MB, ... 7:512MB, 8:1GB */
288         }
289
290         printk(BIOS_DEBUG, "sizeram: sizem 0x%xMB\n", sizem);
291         return sizem;
292 }
293
294 static void enable_shadow(device_t dev)
295 {
296 }
297
298 static void northbridge_init(device_t dev)
299 {
300         //msr_t msr;
301
302         printk(BIOS_SPEW, ">> Entering northbridge.c: %s\n", __func__);
303
304         enable_shadow(dev);
305         /*
306          * Swiss cheese
307          */
308         //msr = rdmsr(MSR_GLIU0_SHADOW);
309
310         //msr.hi |= 0x3;
311         //msr.lo |= 0x30000;
312
313         //printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", MSR_GLIU0_SHADOW, msr.hi, msr.lo);
314         //printk(BIOS_DEBUG, "MSR 0x%08X is now 0x%08X:0x%08X\n", MSR_GLIU1_SHADOW, msr.hi, msr.lo);
315 }
316
317 static void northbridge_set_resources(struct device *dev)
318 {
319         uint8_t line;
320
321 #if 0
322         struct resource *res;
323         for (res = dev->resource_list; res; res = res->next) {
324
325                 // andrei: do not change the base address, it will make the VSA virtual registers unusable
326                 //pci_set_resource(dev, res);
327                 // FIXME: static allocation may conflict with dynamic mappings!
328         }
329 #endif
330
331         struct bus *bus;
332         for (bus = dev->link_list; bus; bus = bus->next) {
333                 if (bus->children) {
334                         printk(BIOS_DEBUG, "my_dev_set_resources: assign_resources %d\n",
335                              bus->secondary);
336                         assign_resources(bus);
337                 }
338         }
339
340         /* set a default latency timer */
341         pci_write_config8(dev, PCI_LATENCY_TIMER, 0x40);
342
343         /* set a default secondary latency timer */
344         if ((dev->hdr_type & 0x7f) == PCI_HEADER_TYPE_BRIDGE) {
345                 pci_write_config8(dev, PCI_SEC_LATENCY_TIMER, 0x40);
346         }
347
348         /* zero the irq settings */
349         line = pci_read_config8(dev, PCI_INTERRUPT_PIN);
350         if (line) {
351                 pci_write_config8(dev, PCI_INTERRUPT_LINE, 0);
352         }
353
354         /* set the cache line size, so far 64 bytes is good for everyone */
355         pci_write_config8(dev, PCI_CACHE_LINE_SIZE, 64 >> 2);
356 }
357
358 static struct device_operations northbridge_operations = {
359         .read_resources = pci_dev_read_resources,
360         .set_resources = northbridge_set_resources,
361         .enable_resources = pci_dev_enable_resources,
362         .init = northbridge_init,
363         .enable = 0,
364         .ops_pci = 0,
365 };
366
367 static const struct pci_driver northbridge_driver __pci_driver = {
368         .ops = &northbridge_operations,
369         .vendor = PCI_VENDOR_ID_AMD,
370         .device = PCI_DEVICE_ID_AMD_LXBRIDGE,
371 };
372
373 #include <cbmem.h>
374
375 static void pci_domain_set_resources(device_t dev)
376 {
377         int idx;
378         u32 tomk;
379         device_t mc_dev;
380
381         printk(BIOS_SPEW, ">> Entering northbridge.c: %s\n", __func__);
382
383         mc_dev = dev->link_list->children;
384         if (mc_dev) {
385                 tomk = get_systop() / 1024;
386                 /* Report the memory regions
387                    All memory up to systop except 0xa0000-0xbffff */
388                 idx = 10;
389                 ram_resource(dev, idx++, 0, 640);
390                 ram_resource(dev, idx++, 768, tomk - 768);      // Systop - 0xc0000 -> KB
391
392                 /* Leave some space for ACPI, PIRQ and MP tables */
393                 high_tables_base = (tomk * 1024) - HIGH_MEMORY_SIZE;
394                 high_tables_size = HIGH_MEMORY_SIZE;
395         }
396
397         assign_resources(dev->link_list);
398 }
399
400 static void pci_domain_enable(device_t dev)
401 {
402         printk(BIOS_SPEW, ">> Entering northbridge.c: %s\n", __func__);
403
404         // do this here for now -- this chip really breaks our device model
405         northbridge_init_early();
406         cpubug();
407         chipsetinit();
408
409         // print_conf();
410
411         do_vsmbios();           // do the magic stuff here, so prepare your tambourine ;)
412
413         // print_conf();
414
415         graphics_init();
416         pci_set_method(dev);
417 }
418
419 static struct device_operations pci_domain_ops = {
420         .read_resources = pci_domain_read_resources,
421         .set_resources = pci_domain_set_resources,
422         .enable_resources = NULL,
423         .scan_bus = pci_domain_scan_bus,
424         .enable = pci_domain_enable,
425 };
426
427 static void cpu_bus_init(device_t dev)
428 {
429         printk(BIOS_SPEW, ">> Entering northbridge.c: %s\n", __func__);
430
431         initialize_cpus(dev->link_list);
432 }
433
434 static void cpu_bus_noop(device_t dev)
435 {
436 }
437
438 static struct device_operations cpu_bus_ops = {
439         .read_resources = cpu_bus_noop,
440         .set_resources = cpu_bus_noop,
441         .enable_resources = cpu_bus_noop,
442         .init = cpu_bus_init,
443         .scan_bus = 0,
444 };
445
446 static void enable_dev(struct device *dev)
447 {
448         printk(BIOS_SPEW, ">> Entering northbridge.c: %s with path %d\n",
449                     __func__, dev->path.type);
450
451         /* Set the operations if it is a special bus type */
452         if (dev->path.type == DEVICE_PATH_DOMAIN)
453                 dev->ops = &pci_domain_ops;
454         else if (dev->path.type == DEVICE_PATH_CPU_CLUSTER)
455                 dev->ops = &cpu_bus_ops;
456 }
457
458 struct chip_operations northbridge_amd_lx_ops = {
459         CHIP_NAME("AMD LX Northbridge")
460             .enable_dev = enable_dev,
461 };